Réunion du 20 novembre 2009
Nous avons exposé à nos encadrants l'état de nos recherches concernant:
Nous avons discuté de la difficulté d'utiliser SocLib pour produire du code pour le FPGA:
- est-il plus intéressant de développer un convertisseur SocLib vers Verilog ?http://trac.benoute.fr/CMS[wiki:CMS Count Min Sketch]
- ou est-il plus intéressant d'écrire directement du code Verilog ?
Le choix 1 implique une connaissance poussée de SocLib/System? C ainsi que de Verilog. Le choix 2 enlève un niveau d'abstraction mais rend possible un apprentissage progressif du Verilog et le code produit peut être utilisé immédiatement. Sachant que nous ne maitrisons que peu Verilog nous avons décider de nous orienter vers le choix 2. Les autres projets NetFPGA déjà réalissé et en ralisation n'utilisent pas SocLib non plus et produisent le code Verilog directement; nous suivons donc une logique de développement qui a fait ses preuves.
Nous avons aussi discuté des algorithmes de surveillance à implémenter et aussi de comment les implémenter. Nous avons pris pour exemple l'implémentation NetFPGA du projet NetFlow.
Il a été décider de commencer en implémentant l'algorithme Count Min Sketch.
Pour finir la réunion, nos encadrants nous ont présenté notre machine de projet. C'est un serveur Dell sur lequel est installé une distribution Ubuntu 9.10 ( Karmic Koala). La carte NetFPGA a été livrée. Il faut maintenant l'installer sur le serveur.
Notes de réunion:
- GHDL : sur les machines ubuntu, simulation
- IP machine NetFPGA: 10.66.192.4
